February 2019 AN5122 Rev 3 1/29
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AN5122
Application note
STM32MP1 Series DDR memory
routing guidelines
Introduction
This application note gives guidance on how to implement a DDR3, DDR3L, LPDDR2,
LPDDR3 memory interface on STM32MP1 Series application PCBs. It provides interface
schematics, layout implementation rules and best practices.
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Contents AN5122
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Contents
1 Design interface constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
2 Memory architecture options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.1 32-bit DDR3/DDR3L interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2 16-bit DDR3/DDR3L interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.3 32-bit LPDDR2/LPDDR3 interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.4 16-bit LPDDR2/LPDDR3 interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
3 DDR3/DDR3L schematic implementation . . . . . . . . . . . . . . . . . . . . . . . 12
3.1 Standard fly-by topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.2 Cost-optimized point-to-point topology . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.3 Miscellaneous signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.4 Power supply and reference voltages . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
4 LPDDR2/LPDDR3 schematic implementation . . . . . . . . . . . . . . . . . . . 14
4.1 Point-to-point topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
4.2 Miscellaneous signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
4.3 Power supply and reference voltages . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
5 PCB design considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
5.1 Trace isolation distance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
5.2 Length equalization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
5.3 Impedance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
5.4 Layer allocation for 4-layer boards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
5.5 VDD_DDR power plane specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
5.6 Layer change capacitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
5.7 Types of decoupling capacitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
5.8 Minimizing connection inductance with HF capacitors of
decoupling capacitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
5.8.1 Placing capacitors on the top layer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
5.8.2 Placing capacitors on the bottom layer . . . . . . . . . . . . . . . . . . . . . . . . . 22
6 Memory layout rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
